第1回で強引に「囲碁と素数」を半導体の世界と結び付けたので、そのつながりから話をはじめたい。
アルゴリズムの誕生
アルゴリズムの誕生とは、ここでは大型計算機の上のような古くからの計算手続き、ソフトウェア誕生のことを言うのではない。IC、LSI(Large Scale Integrated Circuit)半導体チップが開発された1980年頃からの半導体技術、設計技術、それによるソフトウェアの開発・進展において生まれた新しい技術の中心にあること、それが及ぼした影響についての話しである。
LSI半導体チップを作るとは、人手ではなく電子的なツールを用いてそれの設計を行うことから始まる。人手で設計するには小さ過ぎる、高度に集積されたものを設計するからである。トランジスタ素子の発明から数十年経た集積度の上がった時代のこと。その設計ツールのことをEDA (Electronic Data Automation)と呼んでいる。この当時のLSI半導体チップを作る流れは、(1) EDAで設計し(2) 出来たマスク(設計図)を写真食刻法 photolithography、フォトリソグラフィ技術を用いて(3) シリコン(Si)半導体ウェハーの上に塗布された感光剤 (フォトレジスト) に転写する(4) 転写されたパターンを化学的なエッチングの手法で半導体ウェハーの上に形成させていく(5) そのために、半導体ウェハーの上に多層の膜を堆積(デポジション)させながら(2)-(4)を順次繰り返す(6) その結果、半導体ウェハーの上に素子と素子間の配線が多層材質の3次元的な構造として形成される。(7) 1枚の半導体ウェハーの上に複数形成されたものを切り離し、これを安定なパッケージにしたものがLSI半導体チップである。今でも、これらはほとんど変わっていない。昔のトランジスタ素子に相当するCMOS(相補型Metal Oxide Semiconductor)技術FET(電界効果トランジスタ)でのゲート長で例えば、1 μm (=10-6 m = 10-3 mm)―1986年頃のレベル―であったとしても、これを人手で設計したり、加工したりするのは不可能であることは容易に想像できる。この微細化、素子の高集積化については後でふれる。
以上の基本的な理解にたった上で、LSI半導体チップを作る技術が確立された意義の大きさを考える。LSI半導体チップを設計することを上の矢印、LSI半導体チップを作る、実際は半導体工場で量産することになるが、を下の矢印で表すと
ここで、(1) EDA設計は電子的な設計であったので、今、設計され新たに作られたLSIチップを用いた、(前の世代)より高性能のシステムを使うことによりEDA設計はより高性能になる。もし、(2)-(7)の製造側の技術がその高性能化に対応可能であれば、次の世代のLSIチップが作成されることになる。このようなEDA設計とLSIチップ製造の直接の―いわば自分自身が自分の体を新しくして自己発展していく―好循環の関係、フィードバックループによる高性能化が、本質的な特徴である。計算手続きを内蔵した製造。これが製造技術の絶えざる向上と相まって今に至るまで継続・繰り返されてきた。史上はじめて人が手にした好循環システムに基づいた、飛躍的なとどまることのない高性能化の実現、これが「アルゴリズムの誕生」の本質である。
また、このLSIシステム、計算機システムの上でソフトウェアが階層的に発展していった。EDA設計ツールもそのようなソフトウェアのひとつであるので、LSIチップの設計にも生かされていった。
第三に、LSIチップは高性能化すると同時に、大量生産されるものである。ソフトウェアがコピーされると共に、大量生産されたLSIチップが世の中に普及するにつれ技術革新は、PCの誕生、発展・普及、インターネット、通信技術、スマートフォン、AI(人工知能)とハードウェア、ソフトウェアが相まって世の中を変えた。これら3つの特徴を持つ、産業革命以来の技術革新が今進行中である。
次に、個々の技術を具体的に説明していく。
1) EDA設計
素子・論理の記述レベル、ゲートレベル、論理合成ツール
これにより0, 1の2値、二進法で記述された人間の論理動作が、記述されトランジスタ素子のスイッチ動作に対応付けられる。その動作を実現するために素子、配線の
レイアウト・ツール、エディター
素子の設計図面、レイアウトを作成する
タイミング検証ツール
回路シミュレーション
寄生配線容量抵抗抽出
電気的に目的の論理動作が行われているか確認することができる
デバイス(素子) シミュレーション
プロセス シミュレーション
EDA設計の範囲は次の2)と3)に必要なツールも含む
2) マスク
設計された最終図面(電子図面)は複数層のマスクとして、次にレチクルという実体として作成される。レチクルはEB電子線描画装置、あるいは、レーザーライターを用いて作成される。これは次の露光ステップで使われる。レチクルの製造を専門にするマスク・メーカーがある。レチクルは通常マスクに対して4倍体、すなわち4倍の拡大サイズで作成される。マスクをレチクルとして実体化するか、しないか、あるいはその前後で、後に述べるファブレスとファンドリーの役割が関係してくる。
3) リソグラフィ、露光
露光装置を用いてレチクルに光(レーザー光)あるいはx線(EUV, Extreme Ultra Violet)を照射して、写真食刻技術で半導体ウェハー上に塗布されたレジストにパターンを転写するのがフォトリソグラフィである。使われる光の波長は微細化の進展にともない変わり、現在の最先端ではEUV光の13.5nmの波長まで小さくなっている。
4) エッチング、デポジション
これまでに露光装置、半導体シリコンウェハー上にレジストを塗布する装置が出てきたが、次に、レジストに転写されたパターンを化学的なエッチングの手法で半導体シリコンの上に形成するのがエッチング工程とエッチング装置である。半導体のデバイス、および、配線を形成するためにはレジスト塗布、露光、エッチングの工程を繰り返し、それぞれのマスク層を用い半導体シリコンウェハー上に種々材料からなる多層膜を堆積(デポジション)させながら行う。堆積(デポジション)を行うのがデポジション装置である。
半導体のデバイスを構成する、CMOS FETとして動作するシリコン活性領域(不純物のドーピング、イオン注入を行い形成する)、FETゲートとなるpoly、多結晶シリコンと薄い絶縁ゲートSiO2酸化膜からなる。素子を絶縁分離するための素子分離フィールド(SiO2)領域。それらの上に電気的、あるいは、加工するための様々な物性特性の異なる多層膜を堆積する。素子にコンタクト・ホールをとり、多層膜中に貫通するviaビア・ホールを介して配線材料をデポ(ジション)して加工し、多層配線を作る。
半導体シリコンウェハーは、非常に高純度のシリコン(Si)からなる。シリコン、ケイ素は地球の主要な構成元素のひとつである。地質学的にはその酸化物SiO2の含まれる割合によりマグマの粘性が変わるなどがある。半導体の製造においては、その全ての工程において高純度が要求され、徹底した塵埃管理が必要なためクリーンルーム内で行われる。
ここで、このように立体的に作成する以上述べた構成要素の各部と1) EDA設計で述べた、残りのシミュレーション・ツールの対応をとり詳細を説明する。
デバイス シミュレーションは、CMOS FETなどの種々の半導体素子の電気特性を半導体物理に基づいてシミュレーションするもので半導体キャリアに関する連立偏微分方程式を解いてシミュレーションする(PISCES R. Dutton, Stanford大, DESSIS W. Fichtner, ISE)。プロセス シミュレーションは、不純物のイオン注入、拡散、酸化膜形成、膜のデポジション、エッチングなどプロセス工程をシミュレーションする(SUPREM4 R. Dutton, Stanford大)。配線に対しては配線の容量抵抗抽出を寄生配線容量抵抗抽出ツールが行う。回路シミュレーションは、LSIチップの全体、あるいは、かなりの部分を対象にして素子モデルに基づく回路シミュレーション、回路としての動作波形過渡シミュレーションを行う(SPICE, UC Berkeley)。
5) 後工程、テスト
ダイソート、パッケージングした後、電気的な動作テストを行う。
